物聯網的終端晶片以數位為主，加上類比以及感測器，本文介紹完整的數位設計流程。分為六個議題：
有晶圓廠驗證過的，還有來自客戶的需求，前者是晶圓廠在客戶的需求之前主動地去驗證，後者是有客戶提出要求，晶圓廠和 EDA 公司合作驗證。
兩者都是由晶圓廠正式將 digital PDK 交付給客戶，所以投片都是有保障的。涵蓋亞洲、北美和歐洲的晶圓廠。
從成熟的 0.18um 製程到先進製程 7nm 製程都有客戶在用，後面也會舉出客戶的實例。作物聯網終端晶片用的製程比較成孰，有的用 0.18um，最先進大約到 22nm。做 AI 的終端晶片，則大概用 40nm 或是 28nm。能用的晶圓廠很多。所以許多晶圓廠都支持 Mentor 的設計流程。
進一步看 RTL synthesis，Mentor 工具是 Oasys-RTL，
以 Oasys-RTL 為中心，可以整合 Nitro-SoC 做 P&R，使用 MXDB (Mentor eXchange DataBase)資料庫互通高度整合。
也整合 DFT 工具，Tessent 是業界的標準工具，整合 FormalPro 做 LEC，只要幾行的 scripts 就能跑。
Catapult 可以做高階合成 (High Level Synthesis)，傳統座數位設計要寫 RTL code，因為 AI 的演算法，例如 DNN (Deep Neural Network) 還在演進，架構也在變化，所以開發用 C++ code，比較方便，HLS 可以直接裝 C++ 合成為 RTL code。 這從大公司開始嘗試使用譬如，Nvdia 的 Tegra X1、Google 用 Tensor Flow 開發 AI 晶片。到小的新創公司和 IP 公司也開始用了，例如，Chip&Media 的 3D 視覺晶片，讓一般的電視可以具備 3D 顯示的效果。用 C++ code 可以改架構，容易轉移到不同的製程。所以做 IP 很方便。
Oasys-RTL 在 RTL level 就可以預先作 Placement。可以讓你做 cross-probe，在 RTL code、Gate-level netlist、placement、critical path 之間做 cross-probing，方便設計者 debug，調整修正。
P&R 的功能很複雜，就不展開來細說。對於這麼多複雜多元的功能，提供 Nitro Reference Flow (NRF)，將這些包起來，使用上只要設定 technology，techfile 和 library 路徑，就可以做 P&R，
從 import、placement、clock、routing、export 只要 5 個 script。就可以用了，特別是中小型規模的公司，操作起來很簡便。
所以的 scripts 都有提供原始碼，可以讓進階的 CAD 部門或是 R&D 修改，客製化。
NRF 有 AI 晶片客戶在 40nm 投片的成功見證。
包含 STA，在 Nitro-SoC 裡面內建 STA 驗證，依照流程做 import、placement、clock、routing、使用內建的 STA 做時序的收斂 (timing closure) 最佳化和 ECO。
需要 sign-off 也可以單獨做 Optimus-DS 的 STA。
FormalPro 做 LEC，包含 RTL-RTL、RTL-GATE 的 LEC 驗證。
最後用業界標準的 Calibre DRC/LVS，在 Nitro-SoC 有支援 Calibre InRoute，在繞線過程中用Calibre 以及正規的 Calibre command file，可以確保 P&R 的品質通過 Foundry 的 DRC 標準。
有個高階 MCU 的案例，使用40nm，包含 Arm Cortex-M7 和 Cortex-M4， 分別是 400MHz 和 200MHz，包含 6 個 power domain，含有 multiple VT，還有混合的 libraries。在上述的設計流程完成設計。
還有 Arm Cortex-M33 的例子，這個是在 IoT 終端晶片應用中很廣為使用的 MCU，低功耗而且 gate count 才數十 K。客戶使用 Mentor 流程在不同的晶圓廠，利用 0.18um、40nm、28nm 設計。如預期的需要 standby power 低就用 0.18um，active power 低就用 28nm。
有個客戶做智能音箱相關的應用，只有喚醒時才動作，所以需要 standby power 低。就用 0.18um 製程。
Mentor 的數位設計流程在去年也通過 GF 22FDX 的正式驗證，發布在市場中。
- 完善的設計環境
- 全球晶圓廠的支援
- 最基本的RTL2GDS 流程，從 RTL 合成 (synthesis) 談起
- 布局和繞線 (Place and Route，P&R)
- 物理驗證 (DRC and LVS sign-off)
- 真實案例
完善的設計環境
以下圖為例，最基本的需求是 RTL 合成為 Gate-Level Netlist 做完 LEC (Logical Equivalence Check) 到 P&R，成為 GDS，經過 Calibre 驗證之後可 tape-out。
FormalPro 和 Oasys-RTL 有很好的整合，一行 script 就可以跑完整個 RTL to RTL，RTL to GATE 的 LEC。
Oasys-RTL 往前延伸的 PowerPro 可以對 RTL code 做低功耗的設計建議，再往前的 HLS，用在 AI 的演算法的晶片實現。
Oasys-RTL 往後的流程有 DFT，Tessent 是業界標準的 DFT 工具。再來用 Nitro-SoC 做 P&R，BlueWave PI 做 EM/IR，Power Integrity 的檢查，接著用 Calibre xACT 做 RC extraction，Optimus-DS 做 STA，最後用 Calibre DRC/LVS 做 sign-off ，tape-out。
全球晶圓廠的支持
有晶圓廠驗證過的，還有來自客戶的需求，前者是晶圓廠在客戶的需求之前主動地去驗證，後者是有客戶提出要求，晶圓廠和 EDA 公司合作驗證。
兩者都是由晶圓廠正式將 digital PDK 交付給客戶，所以投片都是有保障的。涵蓋亞洲、北美和歐洲的晶圓廠。
從成熟的 0.18um 製程到先進製程 7nm 製程都有客戶在用，後面也會舉出客戶的實例。作物聯網終端晶片用的製程比較成孰，有的用 0.18um，最先進大約到 22nm。做 AI 的終端晶片，則大概用 40nm 或是 28nm。能用的晶圓廠很多。所以許多晶圓廠都支持 Mentor 的設計流程。
RTL 合成 (Synthesis)
進一步看 RTL synthesis，Mentor 工具是 Oasys-RTL，
以 Oasys-RTL 為中心，可以整合 Nitro-SoC 做 P&R，使用 MXDB (Mentor eXchange DataBase)資料庫互通高度整合。
也整合 DFT 工具，Tessent 是業界的標準工具，整合 FormalPro 做 LEC，只要幾行的 scripts 就能跑。
Catapult 可以做高階合成 (High Level Synthesis)，傳統座數位設計要寫 RTL code，因為 AI 的演算法，例如 DNN (Deep Neural Network) 還在演進，架構也在變化，所以開發用 C++ code，比較方便，HLS 可以直接裝 C++ 合成為 RTL code。 這從大公司開始嘗試使用譬如，Nvdia 的 Tegra X1、Google 用 Tensor Flow 開發 AI 晶片。到小的新創公司和 IP 公司也開始用了，例如，Chip&Media 的 3D 視覺晶片，讓一般的電視可以具備 3D 顯示的效果。用 C++ code 可以改架構，容易轉移到不同的製程。所以做 IP 很方便。
Oasys-RTL 在 RTL level 就可以預先作 Placement。可以讓你做 cross-probe，在 RTL code、Gate-level netlist、placement、critical path 之間做 cross-probing，方便設計者 debug，調整修正。
布局和繞線 (Place and Route)
P&R 的功能很複雜，就不展開來細說。對於這麼多複雜多元的功能，提供 Nitro Reference Flow (NRF)，將這些包起來，使用上只要設定 technology，techfile 和 library 路徑，就可以做 P&R，
從 import、placement、clock、routing、export 只要 5 個 script。就可以用了，特別是中小型規模的公司，操作起來很簡便。
所以的 scripts 都有提供原始碼，可以讓進階的 CAD 部門或是 R&D 修改，客製化。
NRF 有 AI 晶片客戶在 40nm 投片的成功見證。
設計驗證
包含 STA，在 Nitro-SoC 裡面內建 STA 驗證，依照流程做 import、placement、clock、routing、使用內建的 STA 做時序的收斂 (timing closure) 最佳化和 ECO。
需要 sign-off 也可以單獨做 Optimus-DS 的 STA。
FormalPro 做 LEC，包含 RTL-RTL、RTL-GATE 的 LEC 驗證。
最後用業界標準的 Calibre DRC/LVS，在 Nitro-SoC 有支援 Calibre InRoute，在繞線過程中用Calibre 以及正規的 Calibre command file，可以確保 P&R 的品質通過 Foundry 的 DRC 標準。
幾個實例
有個高階 MCU 的案例，使用40nm，包含 Arm Cortex-M7 和 Cortex-M4， 分別是 400MHz 和 200MHz，包含 6 個 power domain，含有 multiple VT，還有混合的 libraries。在上述的設計流程完成設計。
還有 Arm Cortex-M33 的例子，這個是在 IoT 終端晶片應用中很廣為使用的 MCU，低功耗而且 gate count 才數十 K。客戶使用 Mentor 流程在不同的晶圓廠，利用 0.18um、40nm、28nm 設計。如預期的需要 standby power 低就用 0.18um，active power 低就用 28nm。
有個客戶做智能音箱相關的應用，只有喚醒時才動作，所以需要 standby power 低。就用 0.18um 製程。
Mentor 的數位設計流程在去年也通過 GF 22FDX 的正式驗證，發布在市場中。
結論
- Mentor 提供完善的數位設計，實現和驗證的流程
- 廣為全世界的晶圓廠支援
- 整合 Mentor Calibre 業界標準做 sign-off
- 有客戶的成功見證
- 最後也舉了幾個設計實例說明
